大部份高速數(shù)位產(chǎn)品都使用時脈來進(jìn)行系統(tǒng)定時同步，在一個時脈周期中必須完成一系列作業(yè)，包括一個邏輯深度內(nèi)的所有門切換時延、晶片內(nèi)部以及晶片之間的傳播時延、互連引起的上升時間或充電時延、設(shè)立和保持時間，以及時脈與數(shù)據(jù)線之間的偏差等等。定時預(yù)算負(fù)責(zé)給每個時延源分配時間。本文介紹在滿足功能要求的前提下，如何解決高速數(shù)位PCB設(shè)計產(chǎn)品中定時預(yù)算、噪音預(yù)算和EMC測試要求所面臨的挑戰(zhàn)。

 

抖動指的是從一個周期到下一個周期之間，時脈或數(shù)據(jù)沿到達(dá)時間的變化。訊號傳播時延源可能是隨機(jī)性的(當(dāng)這個抖動無法預(yù)測時)，也可能是確定性的(當(dāng)抖動量大小能夠預(yù)測時，如當(dāng)上升時間可與位周期相較時符號間干擾引起的抖動)。最后，PCB設(shè)計人員必須特定時預(yù)算增加一個‘裕量’，用來補(bǔ)償無法淮確預(yù)測的所有其他因素。不確定性越多，意味著需要越大的裕量來確保產(chǎn)品正確工作。

圖1：包含三個數(shù)據(jù)位的簡單匯流排。

 

隨著時脈頻率的提高，時脈周期變得越來越短。PCB設(shè)計人員努力透過縮減定時預(yù)算中每個計畫的時間分配來達(dá)到更高的時脈頻率目標(biāo)。PCB設(shè)計人員越能淮確預(yù)計定時預(yù)算中的每項(xiàng)因素，需要的裕量就越小。裕量減少之后，相應(yīng)地就能允許在繼續(xù)滿足定時預(yù)算的前提下來縮短時脈周期。

 

有一種確定性抖動是來自于匯流排中相鄰導(dǎo)線之間的串?dāng)_(即使在低損耗互連中也不例外)。采用能夠預(yù)測串?dāng)_的互連模型和一種能夠分析定時中串?dāng)_效應(yīng)的優(yōu)秀模擬器，PCB設(shè)計人員可以淮確預(yù)測串?dāng)_引起的確定性抖動，因而可以將抖動預(yù)算降到最低并減少裕量。透過認(rèn)識串?dāng)_引起的抖動來源，可以將其影響降到最低，并采取成本與性能之間的折衷，使最終產(chǎn)品實(shí)現(xiàn)最最佳化。

 

串?dāng)_引起的抖動

當(dāng)某根數(shù)據(jù)位導(dǎo)線上訊號的到達(dá)時間受到相鄰數(shù)據(jù)位導(dǎo)線上同時出現(xiàn)訊號的影響時，便會發(fā)生串?dāng)_引起的抖動。

圖2：受擾線上訊號的到達(dá)時間與模擬條件有關(guān)。

 

例如，考察一條包含三個數(shù)據(jù)位的簡單匯流排(圖1)，每根數(shù)據(jù)位導(dǎo)線為一條9英寸長的50歐姆表層線(線寬和間隔都是5mil)。這條匯流排的中央數(shù)據(jù)位線將成為受擾線。PCB設(shè)計人員可以在三種相應(yīng)的條件下模擬接收器端的訊號到達(dá)時間?？梢阅M所有兩根‘入侵線’，即受擾線兩側(cè)的相鄰數(shù)據(jù)位線，分別讓它們停止傳輸訊號、傳輸與受擾線相同的數(shù)據(jù)位，或傳輸與受擾線相反的數(shù)據(jù)位訊號。模擬結(jié)果顯示，受擾線上訊號的到達(dá)時間與模擬條件有關(guān)(參見圖2)。當(dāng)其他數(shù)據(jù)位線停止傳輸訊號時，總時延為1.5ns左右，而其他兩種條件下，根據(jù)匯流排上所傳輸?shù)臄?shù)據(jù)位模式，訊號的到達(dá)時間變化為±0.1ns，或者說約為總時延的7％。

 

當(dāng)‘入侵線’與‘受擾線’驅(qū)動同樣的數(shù)據(jù)位時，受擾線上的時延增大。當(dāng)‘入侵線’上的數(shù)據(jù)位相反時，受擾線上的時延減少。如果在定時預(yù)算中忽略了這種形式的確定性抖動，產(chǎn)品就有可能出現(xiàn)故障(或者必須將所需的裕量增大)。藕合的容性或感性電流加到安靜的導(dǎo)線上，將會影響到達(dá)時間和串?dāng)_引起的確定性抖動。雖然遠(yuǎn)端串?dāng)_和串?dāng)_引起的確定性抖動來源相同，但抖動幅度與總串?dāng)_無關(guān)，也與上升時間無關(guān)。訊號傳播速度的變化導(dǎo)致了串?dāng)_引起的確定性抖動，PCB設(shè)計人員可以透過仔細(xì)設(shè)計來將其消除。設(shè)計一個包含大量串?dāng)_，卻沒有確定性抖動的系統(tǒng)是有可能的。

圖3：當(dāng)一條表層線導(dǎo)線與周圍導(dǎo)線距離較遠(yuǎn)且相互隔離時，沿這條導(dǎo)線傳播的訊號的一些場線將僅僅分佈在導(dǎo)線材料內(nèi)部，而另一些場線則穿越空氣分佈在訊號與返迴路徑間。

 

確定性抖動與訊號速度

95%以上的電路板使用FR4材料。訊號透過一條均質(zhì)傳輸線的傳播時延僅僅與訊號傳播時所面對的有效介電常數(shù)(kEFF)相關(guān)。如果kEFF約為3.5(FR4表層線中的kEFF可能就是這個值)，則訊號的傳播速度大致為：12英寸/ns/=6.4英寸/ns。例如，一條9英寸長導(dǎo)線的時延約為：長度/6.4英寸/ns=9/6.4=1.4ns。如果再加上因2pF輸入門電容器引起的上升時間變長而導(dǎo)致的0.1ns左右的時延，就得到了約1.5ns的總傳播時延。

 

由匯流排上位模式引起的kEFF的任何變化都將影響所有數(shù)據(jù)線上的訊號速度，而訊號速度影響傳播時延，反過來又會對抖動產(chǎn)生影響。但相鄰訊號線上的位模式怎么會影響受擾線上訊號所面對的kEFF呢？答案全在于邊緣場線。

 

當(dāng)一條表層線導(dǎo)線與周圍導(dǎo)線距離較遠(yuǎn)且相互隔離時(圖3)，沿這條導(dǎo)線傳播的訊號的一些場線將僅僅分佈在導(dǎo)線材料內(nèi)部，而另一些場線則穿越空氣分佈在訊號與返迴路徑之間。延伸到導(dǎo)線寬度之外的場線稱為邊緣場線。在一條50歐姆的FR4表層線中，訊號與返迴路徑之間的電容器約有一半是由邊緣場引起的。

圖4：不同邊緣場的分佈。

 

相鄰入侵訊號線的存在會影響受擾線的邊緣場分佈，具體情況取決于入侵線上的位模式。當(dāng)兩根入侵線攜帶與受擾線相同的數(shù)據(jù)位時，所有三條訊號線上的電壓相同，導(dǎo)線上方空氣中的邊緣場線很少。

 

當(dāng)相鄰入侵線上的數(shù)據(jù)位與受擾線上的數(shù)據(jù)位相反時，受擾線與入侵線之間有很大壓差，并且存在許多邊緣場。受擾線到返迴路徑之間場線的分量越大(空氣中的場線與導(dǎo)線材料中的場線相較)，kEFF就越小。這些不同邊緣場的分佈如圖4所示。

 

當(dāng)入侵線上的位模式與受擾線相同時，后者面對的kEFF增大，這將導(dǎo)致傳播速度降低，時延變長。當(dāng)入侵線上的位模式與受擾線相反時，受擾線上的kEFF減少，傳播速度提高，時延變短。在前述的例子中，由于三條數(shù)據(jù)位線之間的藕合非常緊密，邊緣場與kEFF變化引起的確定性抖動達(dá)±0.1ns(總時延為1.5ns)。

圖5：對于受擾線的場線來說，介電系數(shù)一樣，都等于導(dǎo)線條帶的介電常數(shù)。

 

將確定性抖動降到最低

降低串?dāng)_導(dǎo)致的確定性抖動的一種途徑是透過加大導(dǎo)線之間的間隔來降低邊緣場的覆蓋程度。例如，透過將導(dǎo)線間隔增大到線寬的兩倍(這是為獲得可接受的近端串?dāng)_而采取的一個常用設(shè)計規(guī)則)，在總時延為1.5ns的情況下，可將確定性抖動降低到60ps以下，即總時延的4％。

 

減少受擾線與入侵線之間的間隔不僅會導(dǎo)致確定性抖動，還會引起串?dāng)_問題。為了降低串?dāng)_和抖動，導(dǎo)線間隔應(yīng)盡可能加大，或至少兩倍于線寬。但是，這種方法意味著降低印刷電路板的密度(可能導(dǎo)致成本增加)。PCB設(shè)計人員需要一種EDA工具來淮確預(yù)計串?dāng)_和確定性抖動，以評估成本與性能之間的折衷。一個整合二維場解決方案的模擬器不僅要自動考慮噪音效應(yīng)，而且還應(yīng)該將與串?dāng)_相關(guān)的確定性抖動納入考慮。

 

消除確定性抖動

空氣中邊緣場的變化引起串?dāng)_導(dǎo)致的確定性抖動時，在同質(zhì)介電分佈結(jié)構(gòu)中將不會發(fā)生任何確定性的抖動，例如完全內(nèi)嵌的表層線或帶狀線。在一個帶狀線幾何中，受擾線與入侵線之間的邊緣場可能發(fā)生緊密的相互作用，但無論邊緣場如何分佈，對于受擾線的場線來說，介電系數(shù)一樣，都等于導(dǎo)線條帶的介電常數(shù)(圖5)。

圖6：入侵線無訊號、入侵線位模式與受擾線相同及相反三種情形下對受擾訊號到達(dá)時間的模擬結(jié)果。

 

對于極端情況，當(dāng)導(dǎo)線間隔等于50歐姆帶狀線中的線寬時，kEFF總是等于導(dǎo)線材料的介電常數(shù)，而與入侵線上的位模式無關(guān)。當(dāng)位模式改變時，受擾線上沒有抖動。圖6顯示了入侵線無訊號、入侵線位模式與受擾線相同及相反三種情形下對受擾訊號到達(dá)時間的模擬結(jié)果。雖然受擾線上出現(xiàn)大量串?dāng)_電壓，但受擾線上訊號的到達(dá)時間沒有發(fā)生抖動。

 

在定時嚴(yán)格的設(shè)計中，PCB設(shè)計人員可以將所有對定時感應(yīng)的訊號線佈設(shè)在掩埋的帶狀線層中，以消除抖動的一個來源，并降低所需的總定時預(yù)算。在選擇整合有二維場解決方案的模擬器時，應(yīng)該選擇一種自動將噪音以及與串?dāng)_相關(guān)的確定性抖動納入考慮的工具。